1、打开modelsim，新建工程。选择窗口中“File”然后点击"New"点击“Project”
2、返回Modelsim界面，在Project标签出右击，在弹出的快捷菜单中选择“Add to Project”选择“New File”
3、Create Project File 对话框中，设置文件名与文件类型
4、选中“counter.v”文件右击，选择Edit，进行verilog HDL 的代码编写。按照上述方法添加一个测试平台文件“counter_tb.v”
5、编译：在 Project标签页选中 counter.v和 counter_tb.v两个文件后右击，在弹出的快 两个文件后右击，在弹出的快 捷菜单中选择 Compile 然后点Compile Selected，对源代码进行编译，编译通过后 ，后面的问号变成了对号。
6、仿真：编译成功后在Library标签页的work选项下出席那里刚才编译的源文件“counter.v”和“counter_tb.v”，选中“counter_tb.v”右击，“si罪焐芡拂mulate”进行仿真，在Objects串口下面会出现“counter_tb.v”的一些变量，右键会提示添加到wave窗口进行波形观测。
